下一代3D封裝競賽開打

第一波芯片正在使用一種稱為混合鍵合的技術(shù)沖擊市場，為基于3D的芯片產(chǎn)品和先進(jìn)封裝的新競爭時(shí)代奠定了基礎(chǔ)。

AMD是第一家推出使用銅混合鍵合芯片的供應(yīng)商，這是一種先進(jìn)的芯片堆疊技術(shù)，可實(shí)現(xiàn)下一代類似3D的設(shè)備和封裝?；旌湘I合堆疊和連接芯片使用微型銅到銅互連，提供比現(xiàn)有芯片堆疊互連方案更高的密度和帶寬。

AMD正在使用TSMC的混合鍵合技術(shù)，TSMC也更新了其在該領(lǐng)域的路線圖。英特爾(Intel)、三星(Samsung)和其他公司也在開發(fā)混合鍵合技術(shù)。除了AMD，其他芯片客戶也在關(guān)注這項(xiàng)技術(shù)。

Needham分析師Charles Shi表示:“臺(tái)積電表示，其所有高性能計(jì)算客戶都可能采用其技術(shù)?！薄霸谝苿?dòng)應(yīng)用中，混合鍵合也在每個(gè)人的路線圖上，或者至少在每個(gè)人的雷達(dá)上?！?/p>

在半導(dǎo)體晶圓廠進(jìn)行的一種相對較新的工藝，銅混合鍵合是一種先進(jìn)的芯片堆疊技術(shù)，有望為芯片客戶提供一些競爭優(yōu)勢?？梢钥隙ǖ氖牵酒询B并不是什么新技術(shù)，多年來一直在設(shè)計(jì)中使用。新的是混合鍵合可以實(shí)現(xiàn)近單片3D設(shè)計(jì)。

其實(shí)大多數(shù)芯片不需要混合鍵合。對于封裝而言，混合鍵合主要用于高端設(shè)計(jì)，因?yàn)樗且豁?xiàng)涉及多項(xiàng)制造挑戰(zhàn)的昂貴技術(shù)。但它為芯片制造商提供了一些新的選擇，為下一代3D設(shè)計(jì)、存儲(chǔ)立方體或3D DRAM以及更先進(jìn)的封裝鋪平了道路。

有幾種方法可以開發(fā)這些類型的產(chǎn)品，包括Chiplet模型。對于芯粒，芯片制造商可能在庫中有一個(gè)模塊化芯片菜單。然后，客戶可以混合和匹配這些芯片，并將它們集成到現(xiàn)有的封裝類型或新架構(gòu)中。在這種方法的一個(gè)例子中，AMD堆疊了兩個(gè)內(nèi)部開發(fā)的芯?！粋€(gè)處理器和一個(gè)SRAM 芯片，形成了一個(gè) 3D封裝，在頂部結(jié)合了一個(gè)高性能 MPU 和高速緩存，并使用混合鍵合連接各個(gè)die。

還有其他實(shí)現(xiàn)chiplet的方法。傳統(tǒng)上，為了改進(jìn)設(shè)計(jì)，供應(yīng)商會(huì)開發(fā)一個(gè)片上系統(tǒng)(SoC)，并在每一代設(shè)備上集成更多的功能。這種芯片縮放方法變得越來越困難和昂貴。雖然它仍是新設(shè)計(jì)的一種選擇，但Chiplet正逐漸成為開發(fā)復(fù)雜芯片的一種選擇。

使用芯粒，大型SoC被分解成更小的dies或IP塊，并重新聚合成一個(gè)全新的設(shè)計(jì)。從理論上講，芯粒方法以更低的成本加快了上市時(shí)間。混合鍵合是實(shí)現(xiàn)該技術(shù)的眾多要素之一。

圖 1：AMD的3D V-Cache技術(shù)將緩存堆疊在處理器上。

封裝格局

Chiplets本身并不是一種封裝類型。它們是包含異質(zhì)集成的方法的一部分，在這種方法中，復(fù)雜的dies被組裝在一個(gè)先進(jìn)的封裝中。

IC封裝本身就是一個(gè)復(fù)雜的市場。據(jù)最新統(tǒng)計(jì)，半導(dǎo)體行業(yè)已經(jīng)開發(fā)了大約 1,000 種封裝類型。細(xì)分封裝市場的一種方法是按互連類型，包括引線鍵合、倒裝芯片、晶圓級封裝 (WLP) 和硅通孔 (TSV)。互連用于將封裝中的一個(gè)芯片連接到另一個(gè)芯片。

雖然存在提高封裝密度的推動(dòng)力，但其中許多設(shè)備仍基于舊技術(shù)，例如引線鍵合和倒裝芯片。在倒裝芯片中，基于焊料材料的微小銅凸點(diǎn)在芯片頂部形成。然后將該設(shè)備倒裝并安裝在單獨(dú)的模具或板上，這樣凸起就會(huì)落在銅墊上，形成電氣連接。在倒裝芯片中，芯片上的凸點(diǎn)間距范圍為300μm ~ 50μm。凸距指的是裸片上相鄰?fù)裹c(diǎn)之間的給定空間。

“不過目前140μm到150μm的粗間距封裝仍然是主流，而且短期內(nèi)不會(huì)改變，” QP Technologies母公司Promex首席技術(shù)官Annette Teng說。

與此同時(shí)，WLP 工藝用于制造扇出封裝，這最初是一種相對粗糙的技術(shù)。OSAT現(xiàn)在正致力于通過縮小線和空間并在其頂部添加支柱和其他3D結(jié)構(gòu)來增加扇出的密度。

“（扇出）代表了智能手機(jī)和其他移動(dòng)應(yīng)用的一種重要的大容量小型化封裝類型，” ASE研究員 William Chen 說?！拔覀冞€有一個(gè)充滿活力的創(chuàng)新領(lǐng)域，服務(wù)于高性能計(jì)算、人工智能、機(jī)器學(xué)習(xí)等領(lǐng)域?！?/p>

同時(shí)，2.5D 越來越成為數(shù)據(jù)中心等高性能應(yīng)用的主流，而真正的3D封裝才剛剛起步。對于 2.5D，裸片堆疊或并排放置在包含TSV的中介層之上。TSV 提供從裸片到電路板的電氣連接。

圖 2：2.5D 封裝、高密度扇出 (HDFO)、橋接封裝和Chiplet示例

2.5D 解決了幾個(gè)問題。在許多系統(tǒng)中，處理器、DRAM和其他設(shè)備都放在板上。數(shù)據(jù)在處理器和DRAM之間移動(dòng)，但有時(shí)這種交換會(huì)導(dǎo)致延遲和功耗增加。作為回應(yīng)，許多高端系統(tǒng)將2.5D封裝與 ASIC 和 HBM 結(jié)合在一起。這允許將內(nèi)存移動(dòng)到更靠近處理功能的位置，從而實(shí)現(xiàn)更快的吞吐量。

這些封裝選項(xiàng)中的許多都可以支持Chiplet，裸片可以根據(jù)芯片制造商的需求進(jìn)行組合。Brewer Science 高級項(xiàng)目經(jīng)理 Xiao Liu 表示：“可以通過使用具有最佳性能/成本工藝節(jié)點(diǎn)的最佳處理器組件來優(yōu)化系統(tǒng)。”

Chiplet代表了范式轉(zhuǎn)變?！斑@種范式轉(zhuǎn)變使封裝級的晶體管密度高于芯片級，同時(shí)還允許混合器件，每個(gè)器件都在相對于其獨(dú)特功能的最佳節(jié)點(diǎn)上單獨(dú)制造，異質(zhì)地集成到一個(gè)通用封裝中，以提高性能并減少尺寸、重量和功率。未來將是系統(tǒng)級集成和優(yōu)化，”i3 Microsystems 副總裁兼總經(jīng)理 Brian Sapp 說。

使用芯粒方法，供應(yīng)商開發(fā)了類似 3D 的架構(gòu)。例如，英特爾推出的 3D CPU 平臺(tái)。在一個(gè)封裝中結(jié)合了一個(gè)10nm處理器內(nèi)核和四個(gè)22nm處理器內(nèi)核。

在人工智能和其他應(yīng)用的推動(dòng)下，所有高端產(chǎn)品都在增長?！癆I涉及高性能計(jì)算 (HPC)。我們看到對與AI或HPC應(yīng)用相關(guān)的倒裝芯片BGA的大量需求。這還包括2.5D、3D 或高密度扇出，” JCET的首席技術(shù)官 Choon Lee 說。

這些封裝中的每一個(gè)都使用一種或多種不同的制造工藝。大多數(shù)高級封裝的共同點(diǎn)是互連技術(shù)。在這種情況下，它決定了您如何堆疊和接合封裝中的die。

英特爾的3D CPU、HBM 和其他芯片使用微小的銅微凸塊作為封裝中的互連方案，以及倒裝芯片工藝。使用HBM，在 DRAM 芯片的每一側(cè)形成微小的銅凸點(diǎn)。然后將這些芯片上的凸點(diǎn)粘合在一起，有時(shí)使用熱壓粘合 (TCB)。在操作中，TCB系統(tǒng)獲取die、對齊它們，并使用力和熱鍵合芯片。

如今，最先進(jìn)的微凸塊采用40μm間距，相當(dāng)于20μm至 25μm 的凸塊尺寸，芯片上相鄰?fù)箟K之間的間距為 15μm。在研發(fā)方面，供應(yīng)商正在研究凸點(diǎn)間距超過 40μm 的設(shè)備。在這里，客戶有一些選擇。首先，他們可以使用現(xiàn)有的微凸塊開發(fā)芯片。基本上，基于焊料的微凸塊從今天的 40μm 間距延伸到 10μm，這些方案在這些地方已經(jīng)失去了動(dòng)力。

“在微小的焊料凸塊上管理小塊焊料帽有其自身的可用焊料質(zhì)量分布。在某些時(shí)候，這些將不可靠，” Amkor高級封裝開發(fā)和集成副總裁 Mike Kelly 說?！霸?20μm 和 10μm 之間的某個(gè)地方，客戶將跳轉(zhuǎn)到混合方法。它有很多優(yōu)點(diǎn)，裸片之間的功率很低，電信號路徑非常好?！?/p>

在混合鍵合中，裸片使用微小的銅對銅互連而不是凸塊連接。對于封裝，混合鍵合的起點(diǎn)是 10μm 間距及以上。

微凸塊和混合鍵合都是可行的選擇。客戶可以根據(jù)應(yīng)用程序使用一種或另一種包裝。

為什么要混合鍵合？

混合鍵合并不新鮮事物。多年來，CMOS 圖像傳感器供應(yīng)商一直在使用它。為了制造圖像傳感器，供應(yīng)商在工廠中處理兩個(gè)不同的晶圓：第一個(gè)晶圓由許多芯片組成，每個(gè)芯片由一個(gè)像素陣列組成；第二個(gè)晶圓由信號處理器芯片組成。

然后，使用混合鍵合，將晶圓與μm級的銅對銅互連鍵合在一起。晶圓上的die隨后被切割，形成圖像傳感器。

這個(gè)過程與封裝幾乎無異。但對于封裝，混合鍵合涉及一系列不同的組裝挑戰(zhàn)，這就是為什么它直到近年才投入生產(chǎn)。

然后，在研發(fā)方面，競技場有幾個(gè)發(fā)展。例如，Imec使用微凸塊和混合鍵合開發(fā)了所謂的 3D-SoC。在 3D-SoC 中，您可以堆疊任意數(shù)量的芯片，例如邏輯上的內(nèi)存。為此，您將內(nèi)存和邏輯芯片共同設(shè)計(jì)為單個(gè) SoC。

混合鍵合實(shí)現(xiàn)了這些設(shè)備中最先進(jìn)的互連?！盀榱藢?shí)現(xiàn)這樣的3D-SoC電路，3D互連間距需要進(jìn)一步擴(kuò)大，超越目前的最先進(jìn)水平。我們目前的研究已經(jīng)證明了在7微米間距實(shí)現(xiàn)這種互連的可行性，用于模對模堆疊，700納米間距用于die-to-die，”Imec的高級研究員、研發(fā)副總裁兼3D系統(tǒng)集成項(xiàng)目主任Eric Beyne在IEDM的一篇論文中說。

盡管如此，AMD正在使用臺(tái)積電的混合鍵合技術(shù)，稱為SoIC。據(jù)AMD稱，與微凸塊相比，臺(tái)積電的技術(shù)提供了超過 200 倍的連接密度和 15 倍的互連密度。AMD總裁兼首席執(zhí)行官 Lisa Su 表示：“與其他競爭方法相比，這種方法每個(gè)信號的功耗不足三分之一，從而實(shí)現(xiàn)了更高效、更密集的集成?！?/p>

同時(shí)，在IEDM 2021會(huì)議上，臺(tái)積電副總裁 Douglas Yu提供了有關(guān)該公司 SoIC 路線圖的更多詳細(xì)信息。這為客戶概述了混合鍵合凸點(diǎn)間距縮放路徑。

在 SoIC 路線圖上，臺(tái)積電以 9μm 的鍵距開始，并已上市。然后，它計(jì)劃引入 6μm 間距，隨后是 4.5μm 和 3μm。換句話說，該公司希望每兩年左右推出一次新的鍵合間距，每一代都提供70%的規(guī)模提升。

有幾種方法可以實(shí)現(xiàn)SoIC。例如，AMD設(shè)計(jì)了一款基于7nm的處理器和SRAM，由臺(tái)積電代工。然后，臺(tái)積電使用 SoIC 以 9μm鍵合間距連接芯片。

理論上，隨著時(shí)間的推移，你可以開發(fā)出各種先進(jìn)的芯片，然后用臺(tái)積電的技術(shù)在各種間距上進(jìn)行鍵合。

可以肯定的是，該技術(shù)不會(huì)取代傳統(tǒng)的芯片縮放。相反，芯片縮放仍在繼續(xù)。臺(tái)積電和三星都在研發(fā) 5 納米邏輯工藝和 3 納米及更高工藝。

曾經(jīng)，從一個(gè)工藝節(jié)點(diǎn)到下一個(gè)工藝節(jié)點(diǎn)的轉(zhuǎn)變在芯片的功率、性能和面積 (PPA) 方面提供了顯著的提升。但是，在最近的節(jié)點(diǎn)上，PPA 的提升正在減少。

在許多方面，混合鍵合是提供系統(tǒng)提升的一種方式。“過去，大部分PPA的好處都是由硅來完成的。人們過去常常讓芯片縮放來驅(qū)動(dòng)系統(tǒng)性能。但現(xiàn)在，作為引擎的芯片縮放正在失去動(dòng)力，”Needham 的 Shi 說?！白罱K，您希望通過混合鍵合來提升整個(gè)系統(tǒng)級 PPA。如果你想在技術(shù)上更精確，SoIC可以說是臺(tái)積電為客戶提供的可用工具包中的一個(gè)強(qiáng)大工具。SoIC 是某些工作負(fù)載的絕佳 PPA 助推器。”

英特爾、三星和其他公司尚未發(fā)布他們的混合綁定路線圖。

盡管如此，從架構(gòu)的角度來看，所有這一切并不像看起來那么簡單。下一代3D封裝可能會(huì)在不同節(jié)點(diǎn)包含多個(gè)復(fù)雜的芯粒。一些裸片可以使用混合鍵合進(jìn)行堆疊和鍵合。其他裸片將位于封裝的其他地方。因此，需要一系列技術(shù)來連接所有部分。

Promex 總裁兼首席執(zhí)行官 Richard Otte 表示：“對于那些挑戰(zhàn)極限以開發(fā)高性能計(jì)算產(chǎn)品的公司來說，混合鍵合可能是必需的?！薄皩τ诙S結(jié)構(gòu)和應(yīng)用，芯?？赡軙?huì)使用高密度方法互連，包括中介層。3D-IC 需要堆疊芯粒，因此需要TSV和銅柱，以及2D高密度互連工藝?！?/p>

還有其他挑戰(zhàn)。在一個(gè)封裝中，所有裸片都需要使用裸片到裸片的鏈接和接口相互通信。大多數(shù)這些芯片到芯片的鏈接都是專有的，需要有開發(fā)開放標(biāo)準(zhǔn)鏈接的舉措?！癈hiplet成為新 IP的最大障礙是標(biāo)準(zhǔn)化，必須建立芯粒之間的標(biāo)準(zhǔn)/通用通信接口，才能在多個(gè)封裝供應(yīng)商之間實(shí)現(xiàn)這一點(diǎn)，”O(jiān)tte 說。

制造挑戰(zhàn)

與此同時(shí)，在制造方面，兩種類型的裝配工藝使用混合鍵合——wafer-to-wafer和die-to-wafer。

在wafer-to-wafer中，芯片在晶圓廠的兩個(gè)晶圓上加工。然后，晶圓鍵合機(jī)取出兩個(gè)晶圓并將它們鍵合在一起。最后，對晶圓上堆疊的芯片進(jìn)行切割和測試。

Die-to-wafer是另一種選擇。與wafer-to-wafer一樣，芯片在晶圓廠中的晶圓上加工。die是從一個(gè)晶圓上切割下來的。然后，將這些die鍵合到基礎(chǔ)晶圓上。最后，對晶圓上堆疊的芯片進(jìn)行切割和測試。

圖 3：Wafer-to-wafer流程

圖 4：Die-to-wafer流程

從一開始，擁有良好成品率的die就很重要。成品率低于標(biāo)準(zhǔn)的die可能會(huì)影響最終產(chǎn)品的性能。因此，預(yù)先制定良好的測試策略至關(guān)重要。

英特爾高級首席工程師 Adel Elsherbini在 IEDM 的一次演講中說：“一些芯片可能存在制造缺陷，這些缺陷最好在測試期間被篩選出來?！薄暗?，如果測試覆蓋率不是100%，則其中一些芯片可能會(huì)作為良好芯片通過測試。這是一個(gè)特殊的挑戰(zhàn)。有缺陷的芯片可能會(huì)導(dǎo)致最終系統(tǒng)良率降低，尤其是隨著芯片數(shù)量的增加?！?/p>

除了良好的測試策略外，還需要完善的流程?；旌湘I合工藝發(fā)生在半導(dǎo)體制造廠內(nèi)的潔凈室中，而不是像大多數(shù)封裝類型那樣發(fā)生在封裝廠。

在超凈潔凈室中進(jìn)行此過程非常重要。潔凈室按潔凈度級別分類，潔凈度級別基于每體積空氣允許的顆粒數(shù)量和大小。通常，半導(dǎo)體工廠采用符合 ISO 5 級或清潔標(biāo)準(zhǔn)的潔凈室。根據(jù) American Cleanroom Systems，在 ISO 5 級中，潔凈室中每立方米尺寸 >0.5μm 的顆粒必須少于 3,520 個(gè)。ISO 5 級潔凈室相當(dāng)于舊的 100 級標(biāo)準(zhǔn)。

在某些情況下，OSAT的IC 組裝是在 ISO 7 或 10,000 級或更高級別的潔凈室中進(jìn)行的。這適用于大多數(shù)封裝類型，但不適用于混合鍵合。在此過程中，微小顆?？赡軙?huì)侵入流體，導(dǎo)致設(shè)備故障。

OSAT當(dāng)然可以建造具有ISO 5潔凈室的設(shè)施，但這是一項(xiàng)昂貴的努力?；旌湘I合需要相對昂貴的設(shè)備。此外，混合鍵合涉及半導(dǎo)體供應(yīng)商更熟悉的幾個(gè)步驟。

在wafer-to-wafer和die-to-wafer的流程中，該過程從晶圓廠中的單個(gè)鑲嵌工藝開始。為此，在晶片的一側(cè)沉積二氧化硅層。然后，在表面上形成許多微小的通孔圖案。蝕刻圖案，在晶圓上形成大量微小的μm大小的通孔。

然后將銅材料沉積在整個(gè)結(jié)構(gòu)上。使用化學(xué)機(jī)械拋光 (CMP) 系統(tǒng)對表面進(jìn)行平坦化。該工具使用機(jī)械力拋光表面。

CMP工藝去除銅材料并拋光表面，剩下的是微小通孔中的銅金屬化材料。

整個(gè)過程重復(fù)幾次。最終，晶圓有幾層。每一層都有微小的銅通孔，它們在相鄰層中相互連接。頂層由較大的銅結(jié)構(gòu)組成，稱為焊盤。介電材料圍繞著微小的焊盤。

盡管如此，鑲嵌工藝，尤其是 CMP，具有挑戰(zhàn)性。它需要對晶圓表面進(jìn)行精確控制?！癧在晶圓上]，電介質(zhì)表面需要：(1) 非常光滑，以確保在連接芯片時(shí)具有強(qiáng)大的吸引力；(2) 非常低的形貌以避免電介質(zhì)預(yù)鍵合中的空隙或不必要的應(yīng)力，”Elsherbini 在 IEDM 的一篇論文中說。

但是，在這些制程中，可能會(huì)出現(xiàn)一些問題。晶圓往往會(huì)下垂或彎曲。然后，在 CMP 過程中，該工具可能會(huì)過度拋光表面。銅墊凹陷變得太大。在鍵合過程中，某些焊盤可能不會(huì)鍵合。如果拋光不充分，銅殘留物會(huì)造成電氣短路。

在混合鍵合中，標(biāo)準(zhǔn)CMP工藝可能無法解決問題?！斑@需要特殊的CMP處理來控制化學(xué)蝕刻與機(jī)械蝕刻的比例以及 CMP 步驟的數(shù)量，以保持電介質(zhì)表面的平面度，”Elsherbini 說。CMP之后，晶圓會(huì)經(jīng)過計(jì)量步驟。計(jì)量工具測量和表征表面形貌。

“銅混合鍵合的主要工藝挑戰(zhàn)包括表面缺陷控制以防止空洞、晶圓級厚度和形狀計(jì)量以及納米級表面輪廓控制以支持穩(wěn)健的混合鍵合焊盤接觸，以及控制頂部銅焊盤的對齊和底模，” KLA營銷高級總監(jiān) Stephen Hiebert 說。

更多步驟

在計(jì)量步驟之后，晶圓要經(jīng)過清洗和退火工藝。退火步驟激活裸片。

從這里開始，該過程可以朝兩個(gè)方向發(fā)展——wafer-to-wafer或die-to-wafer。在wafer-to-wafer中，您已經(jīng)處理了第一個(gè)晶圓 (A)。然后，帶有die的第二個(gè)晶圓 (B) 經(jīng)歷相同的過程（鑲嵌、CMP、計(jì)量）。

然后，使用混合鍵合將兩個(gè)晶圓 (A, B) 鍵合。芯片在晶圓上切割并進(jìn)行測試。由此產(chǎn)生的堆疊設(shè)備類似于類 3D 結(jié)構(gòu)。

與此同時(shí)，在die-to-wafer中，芯片制造商將采用第一個(gè)晶圓并激活芯片。然后，對晶圓 (A) 上的芯片進(jìn)行切割和測試。

然后，第二個(gè)晶圓 (B) 經(jīng)歷鑲嵌工藝，隨后是 CMP 和計(jì)量步驟。該晶圓沒有被切割并且保持完好無損。使用鍵合機(jī)，將處理后的晶圓 (A) 中的芯片堆疊并鍵合在基礎(chǔ)晶圓 (B) 上。

然后將芯片切割到堆疊的晶圓上并進(jìn)行測試。這反過來會(huì)創(chuàng)建類似 3D 的設(shè)備。

對于wafer-to-wafer和die-to-wafer，供應(yīng)商可以使用相同的晶圓鍵合系統(tǒng)。一些供應(yīng)商出售這些系統(tǒng)，用于納米級放置精度的混合鍵合。

在操作中，裸片被放置在晶圓鍵合機(jī)內(nèi)的工作臺(tái)上。處理過的晶圓被放置在鍵合機(jī)中一個(gè)單獨(dú)的晶圓臺(tái)上。從工作臺(tái)上拾取、對齊并放置在處理過的晶圓上的芯片。

此時(shí)，兩個(gè)結(jié)構(gòu)的焊盤使用兩步工藝進(jìn)行鍵合——首先是電介質(zhì)到電介質(zhì)的接合，然后是金屬到金屬的連接?！爸苯踊旌湘I合是指在 SiO2 矩陣中由銅互連組成的兩個(gè)表面的分子鍵合，” Leti的 3D 集成項(xiàng)目經(jīng)理 Emilie Bourjot 解釋道?！爱?dāng)這兩個(gè)表面在室溫下緊密接觸時(shí)，范德華（van der Waals ）鍵合會(huì)產(chǎn)生粘附力。在熱預(yù)算之后，這些鍵合會(huì)變成共價(jià)鍵合和金屬鍵合。”

粘合過程具有挑戰(zhàn)性。“首先要考慮的是貼裝精度和吞吐量。我們需要支持極細(xì)的間距。我們需要能夠非常準(zhǔn)確地放置裸片，”英特爾的 Elsherbini 說?！斑@是通過設(shè)計(jì)優(yōu)化來實(shí)現(xiàn)的，以確保對準(zhǔn)基準(zhǔn)具有非常好的可見性和對比度，同時(shí)不會(huì)占用過多的芯片活動(dòng)區(qū)域?！?/p>

鍵合機(jī)可以執(zhí)行這些任務(wù)，但挑戰(zhàn)在于防止流動(dòng)中不需要的顆粒和表面缺陷。微小的顆粒會(huì)導(dǎo)致焊盤中出現(xiàn)空洞。即使是 100nm 的顆粒侵入焊盤，也可能導(dǎo)致數(shù)百個(gè)連接失敗。

混合鍵合是一個(gè)復(fù)雜但可行的過程。它使新型芯片和封裝成為可能。AMD 率先采用這種方法，但其他人很快就會(huì)效仿。比賽才剛剛開始。

本文編選自“半導(dǎo)體行業(yè)觀察”微信公眾號，智通財(cái)經(jīng)編輯：楊萬林。