臺積電(TSM.US)先進(jìn)制程激蕩35年

如果說臺積電成功的首要原因是是開創(chuàng)了半導(dǎo)體業(yè)界首個代工的模式，那么，持續(xù)不斷的在邏輯制程上的自主研發(fā)，則是維持臺積電(TSM.US)一直成功前行的燃料。從1987年的3微米制程到預(yù)計2022年量產(chǎn)的3納米，臺積電平均2年開發(fā)一代新制程，這是臺積電邏輯制程激蕩的35年。

圖源：臺積電

在制程的演進(jìn)過程中，新的技術(shù)不斷被臺積電研發(fā)出來和引入進(jìn)去，如Low-K/High-K、光刻技術(shù)、封裝技術(shù)、EUV光刻機(jī)、FinFET技術(shù)等等，而且臺積電在各個制程節(jié)點(diǎn)上率先獲得規(guī)模效應(yīng)。憑借邏輯制程上的技術(shù)創(chuàng)新優(yōu)勢，臺積電贏得了代工市場的競爭主動性。

制程(也稱為工藝節(jié)點(diǎn)、工藝技術(shù)或簡稱節(jié)點(diǎn))是指特定的半導(dǎo)體制造工藝及其設(shè)計規(guī)則，不同的制程節(jié)點(diǎn)通常意味著不同的電路代和架構(gòu)，而且制程節(jié)點(diǎn)越小意味著特征尺寸越小，從而也能生產(chǎn)出更快、更節(jié)能、更小的晶體管。接下來就讓我們來一探晶圓代工龍頭臺積電的制程研發(fā)軌跡。

3微米制程

1987年臺積電成立，就開始進(jìn)行制程技術(shù)開發(fā)。首先從中國臺灣工研院移轉(zhuǎn)了3.5微米和2微米制程技術(shù)，并開始為當(dāng)時的荷蘭飛利浦定制化3微米制程技術(shù)。

成立一年之后，臺積電便成功研發(fā)出了1.5微米制程技術(shù)，此后陸續(xù)開發(fā)出1.2微米、1.0微米、0.8微米、0.6微米、0.5微米、0.3微米及0.25微米制程技術(shù)。

0.18微米制程

1999年臺積電推出了世界第一個0.18微米低功耗制程技術(shù)。低秏電制程是一個非常重要的制程技術(shù)，它的應(yīng)用范圍非常的廣泛，包括移動電話、無線通訊、平板電腦、藍(lán)牙裝置、各式可攜式的消費(fèi)電子產(chǎn)品，以及游戲機(jī)產(chǎn)品等。之后，更每隔兩年就領(lǐng)先競爭對手推出下一代新的低功耗制程技術(shù)。

臺積公司擁有業(yè)界最完備的超低功耗技術(shù)平臺，涵蓋0.18微米到16納米FinFET的超低功耗制程，以滿足物聯(lián)網(wǎng)及穿戴式裝置市場多樣化的需求與創(chuàng)新。臺積電的16納米超低功耗制程相比前一代能夠進(jìn)一步降低操作電壓達(dá)20~30%，以減少動態(tài)與靜態(tài)功耗，同時大幅延長物聯(lián)網(wǎng)及穿戴式產(chǎn)品電池的使用壽命達(dá)2~10倍。

0.13微米制程

2001年臺積電又成功開發(fā)出了0.13微米的系統(tǒng)單片(System-on-a-Chip，SoC)銅/低介電系數(shù)(Cu/Low-K)制程技術(shù)。值得一提的是，當(dāng)時臺積電婉拒了國際知名IDM半導(dǎo)體企業(yè)的合作，堅持選擇建立自己的研發(fā)團(tuán)隊，進(jìn)行自主研發(fā)，最后領(lǐng)先自行研發(fā)出來，也成為其發(fā)展契機(jī)。

臺積公司此項(xiàng)技術(shù)涵蓋多種世界級SoC CMOS晶體管制程平臺、超小尺寸的SRAM存儲器(2.43-1.87 平方微米)、世界最新的193納米光刻技術(shù)，和全球首個的8層低K(K<=2.9)銅導(dǎo)線。如今，它在消費(fèi)電子、計算機(jī)、移動計算、汽車電子、物聯(lián)網(wǎng)和智能穿戴設(shè)備等領(lǐng)域有著廣泛的應(yīng)用。

90納米制程

2004年12月在日本SEMICON會議上，臺積電發(fā)布，已順利使用浸沒式光刻(Immersion Lithography)技術(shù)生產(chǎn)出全功能90納米芯片。這也得益于，臺積電與ASML合作開發(fā)出第一臺浸沒式光刻機(jī)。

臺積電創(chuàng)新的浸沒式光刻采用波長193納米的光刻機(jī)，而非傳統(tǒng)的157納米干式光刻機(jī)。臺積電的此項(xiàng)創(chuàng)新不僅改寫了全球半導(dǎo)體產(chǎn)業(yè)的光刻機(jī)規(guī)格，也協(xié)助全球半導(dǎo)體也突破了摩爾定律的挑戰(zhàn)，并推動整個產(chǎn)業(yè)向更先進(jìn)的工藝技術(shù)邁進(jìn)。

65納米制程

2005年臺積電成功試產(chǎn)65納米芯片，2006年成功通過65納米制程技術(shù)的產(chǎn)品驗(yàn)證。臺積電65納米技術(shù)是該公司采用銅互連和低k介質(zhì)的第三代半導(dǎo)體工藝。該技術(shù)支持的標(biāo)準(zhǔn)單元柵密度是臺積電90納米工藝的兩倍。它提供了更好的集成和改進(jìn)的芯片性能。2005年，臺積電亦推出65納米的低功耗(Low Power)工藝，以滿足客戶需求。

繼65納米 LP工藝之后，臺積電迅速推出了廣泛的工藝組合，包括：通用型(GP)、混合信號/射頻(MS/RF)、嵌入式DRAM存儲器(eDRAM)、多次可編程非易失性存儲器(MNVM)、嵌入式閃存(eFLASH)、高壓(HV)、電源管理(BCD)和MEMS工藝等。65納米技術(shù)支持廣泛的應(yīng)用，如移動設(shè)備、計算機(jī)、汽車電子、物聯(lián)網(wǎng)和智能可穿戴設(shè)備。

臺積公司65納米制程技術(shù)與前一世代的90納米制程技術(shù)相較，65納米制程技術(shù)的標(biāo)準(zhǔn)元件密度增為兩倍。此一制程具備更高的整合性、更好的芯片效能，并擁有創(chuàng)新電源管理技術(shù)，能大幅降低功耗量。

40納米制程

2008年，臺積電成為第一家采用40納米制程技術(shù)為多個客戶批量生產(chǎn)多種產(chǎn)品的代工企業(yè)。40納米工藝集成了193納米浸沒光刻技術(shù)和超低k連接材料，在提高芯片性能的同時降低功耗。該工藝還創(chuàng)造了最小SRAM(0.242平方μm)和宏觀尺寸最小的行業(yè)記錄。

40納米通用(GP)型和低功耗(LP)工藝的原始柵極密度比65納米工藝高235%。在相同的漏電流水平下，40納米 GP的性能比65納米 GP高出40%，在相同的工作速度下，功耗僅為65納米 GP的一半。在相同的運(yùn)行速度下，40納米 LP工藝與65納米 LP工藝相比，可降低漏電流和功耗高達(dá)51%。

除了上述制程之外，臺積公司陸續(xù)推出更多樣的40納米邏輯制程技術(shù)以滿足客戶不同的產(chǎn)品需求，包括40納米增強(qiáng)LP和40納米超低功耗(ULP)工藝。與40納米 LP工藝相比，40納米增強(qiáng)LP工藝的性能提高了30%，而40納米 ULP工藝的漏電流降低了70%，功耗降低了30%。

40納米 GP工藝技術(shù)所針對的主要是高性能應(yīng)用，包括中央處理器(CPU)圖形處理器、游戲機(jī)、網(wǎng)絡(luò)、fpga和硬盤驅(qū)動器。40納米 LP和40納米增強(qiáng)型LP工藝的目標(biāo)是智能手機(jī)、數(shù)字電視(DTV)、機(jī)頂盒(機(jī)頂盒)、游戲和無線連接應(yīng)用。40納米 ULP工藝適用于物聯(lián)網(wǎng)和可穿戴應(yīng)用。

28納米制程

2011年，臺積電成為世界上第一家提供28納米通用工藝技術(shù)的晶圓廠。臺積電的28納米制程技術(shù)具有高性能和低功耗的優(yōu)勢，再加上與28納米設(shè)計生態(tài)系統(tǒng)的無縫集成，使其更快地上市。

臺積電的28納米制程技術(shù)，主要采用高介電層/金屬閘極(High-k Metal Gate，HKMG)的Gate-last技術(shù)為主。相較于Gate-first技術(shù)，Gate-last技術(shù)具備較低的漏電流以及能提供更佳的芯片效能等優(yōu)勢。

28納米制程技術(shù)支持廣泛的應(yīng)用，包括CPU、GPU、高速網(wǎng)絡(luò)芯片、智能手機(jī)、應(yīng)用處理器(application processor)、平板電腦、家庭娛樂、消費(fèi)電子、汽車、物聯(lián)網(wǎng)等。

22納米制程

22納米超低功耗(22ULP)技術(shù)是基于臺積電業(yè)界領(lǐng)先的28納米技術(shù)開發(fā)的，并于2018年第四季度完成了所有工藝資格認(rèn)證。與28納米高性能緊湊(28HPC)技術(shù)相比，22ULP可在圖像處理、數(shù)字電視、機(jī)頂盒、智能手機(jī)和消費(fèi)產(chǎn)品等應(yīng)用中減少10%的面積，提高30%以上的速度或降低30%以上的功率。

22納米超低漏(22ULL)技術(shù)開發(fā)已于2018年第四季度完成并進(jìn)入風(fēng)險生產(chǎn)階段，以支持物聯(lián)網(wǎng)和可穿戴設(shè)備應(yīng)用。與40ULP和55ULP解決方案相比，新型的ULL設(shè)備和靜態(tài)隨機(jī)存取存儲器(靜態(tài)隨機(jī)存取存儲器)可以提供更低的功耗。

22納米超低漏電制程技術(shù)(Ultra-Low Leakage, 22ULL)已順利完成開發(fā)并于2018年第四季按計劃開始試產(chǎn)，能夠支援物聯(lián)網(wǎng)及穿戴式裝置相關(guān)產(chǎn)品應(yīng)用。與40納米ULP及55納米ULP制程相較，新的ULL元件和ULL靜態(tài)隨機(jī)存取記憶體(Static Random Access Memory, SRAM)可以大幅降低功耗。

20納米制程

2014年，臺積電利用其創(chuàng)新的雙重曝刻(Double Patterning)技術(shù)，成為世界上第一家開始批量生產(chǎn)20nm半導(dǎo)體的公司，并在同年創(chuàng)造了臺積電最快的產(chǎn)能提升記錄。截至2015年底，累計晶圓出貨量超過100萬片12 英寸晶圓。

20nm技術(shù)比以前的技術(shù)節(jié)點(diǎn)提供了更好的密度和功率值，因?yàn)槭褂昧斯?jié)能的晶體管和互連，以及世界領(lǐng)先的雙重曝刻技術(shù)。與28nm制程相比，20nm制程的性能提高了15%，總功耗降低了三分之一。它是性能驅(qū)動產(chǎn)品和移動計算應(yīng)用程序遷移的理想選擇。

16/12納米制程

2013年11月，臺積電成功試產(chǎn)16nm鰭場效應(yīng)晶體管(FinFET)制程技術(shù)，也成為業(yè)界首家為客戶生產(chǎn)16nm FinFET全功能網(wǎng)絡(luò)處理器的代工廠。此時，臺積電逐步追趕并超過當(dāng)時在14nm工藝技術(shù)最強(qiáng)的英特爾。

繼16nm FinFET工藝成功后，臺積電又推出了16nm FinFET Plus (16FF+)工藝。由于良率與效能的快速攀升，16FF+在2015年7月迅速進(jìn)入量產(chǎn)階段。2017年開始用16FF+技術(shù)為客戶開始生產(chǎn)汽車產(chǎn)業(yè)應(yīng)用產(chǎn)品。

臺積電還推出了更具成本效益的16nm FinFET緊湊技術(shù)(16FFC)，該技術(shù)于2016年第二季度投入生產(chǎn)。該制程同時進(jìn)行晶片線寬微縮及制程簡化，因此能夠在降低芯片成本方面發(fā)揮最大效益。

而12納米精簡型制程技術(shù)(12納米 FinFET Compact Technology，12FFC)則更進(jìn)一步將晶體密度提升至該16納米世代的極致, 于2017年第二季進(jìn)入生產(chǎn)。

與20nm SoC工藝相比，臺積電的16/12nm，16/12nm工藝速度快50%，功耗低60%。它為下一代高端移動計算、網(wǎng)絡(luò)通信、消費(fèi)電子和汽車電子應(yīng)用提供卓越的性能和功耗優(yōu)勢。

10納米制程

2016年第一季度，臺積電開始接受客戶的10納米產(chǎn)品設(shè)計定案，并于2017年初開始大量出貨。由于采取更大的制程微縮，該工藝較16納米FinFET制程技術(shù)，提升了2倍的邏輯密度，速度提高了15%，功耗降低了35%。

臺積電的10nm FinFET支持各種細(xì)分市場，包括應(yīng)用處理器、蜂窩基帶和專用集成電路設(shè)計。

7納米制程

2016年6月，臺積電的7納米FinFET工藝的256Mb SRAM良率達(dá)到2位數(shù)，2017年四月開始試產(chǎn)，并于2018年底接獲超過四十個客戶產(chǎn)品投片。第二代7 納米(N7+)技術(shù)于2018年8月開始試產(chǎn)，2019年進(jìn)入全面生產(chǎn)，N7+也是世界首個使用商業(yè)化的EUV制造技術(shù)。

與此同時，臺積電的6nm FinFET (N6)技術(shù)在2019年成功完成產(chǎn)品良率驗(yàn)證。由于通過EUV光刻技術(shù)降低了掩模層和工藝復(fù)雜性，在生產(chǎn)相同產(chǎn)品時，N6技術(shù)可以獲得比N7技術(shù)更好的成品率和更短的生產(chǎn)周期。此外，N6制造工藝的邏輯密度比N7工藝高18%。同時，其設(shè)計規(guī)則與臺積電經(jīng)過驗(yàn)證的N7技術(shù)完全兼容，使其綜合設(shè)計生態(tài)系統(tǒng)可重復(fù)使用。因此，它提供了一個無縫的遷移路徑，在非常有限的工程資源下，為客戶提供快速的設(shè)計周期，不僅可以實(shí)現(xiàn)產(chǎn)品從新技術(shù)提供的好處，而且可以顯著減少客戶的產(chǎn)品設(shè)計周期和上市時間。

N6技術(shù)于2020年第一季度開始試產(chǎn)，2020年底批量生產(chǎn)。延續(xù)7納米家族在功耗及效能上的領(lǐng)先地位，N6支援多樣化的產(chǎn)品應(yīng)用，包括高階到中階移動產(chǎn)品、消費(fèi)性應(yīng)用、人工智能、網(wǎng)通、5G基礎(chǔ)架構(gòu)、GPU、以及HPC。

與10nm FinFET工藝相比，臺積電的7nm FinFET邏輯密度提高1.6倍，速度提高20%，功率降低40%。臺積電推出兩款獨(dú)立的7納米FinFET產(chǎn)品，創(chuàng)造了另一項(xiàng)行業(yè)紀(jì)錄：一款為移動應(yīng)用優(yōu)化，另一款為高性能計算應(yīng)用優(yōu)化。

5納米制程

2020年第二季度，臺積電成功量產(chǎn)5納米(N5)FinFET制程技術(shù)。N5技術(shù)是臺積電第二代使用EUV的工藝技術(shù)，N5技術(shù)比N7技術(shù)的速度快約20%，或減少約40%的功率。N5技術(shù)主要為客戶提供智能手機(jī)和高性能計算應(yīng)用的創(chuàng)新。

此外，臺積電也推出了N5技術(shù)的增強(qiáng)型4nm (N4)技術(shù)。N4為下一波N5產(chǎn)品提供了性能、功率和密度方面的進(jìn)一步增強(qiáng)。N4技術(shù)的開發(fā)正在按計劃進(jìn)行，進(jìn)展良好，預(yù)計將于2022年開始批量生產(chǎn)。

在今年3月份的英偉達(dá)的GTC大會上，英偉達(dá)的Hopper架構(gòu)就已經(jīng)采用了臺積電的N4技術(shù)。

3納米制程

5納米之后，臺積電將迎來一個全時代的制程。據(jù)臺積電的說法，N3制程推出時將是業(yè)界最先進(jìn)的制程技術(shù)，相較于N5制程技術(shù)，N3制程技術(shù)的邏輯密度將增加約70%，在相同功耗下速度提升10-15%，或者在相同速度下功耗降低25-30%。N3制程技術(shù)的開發(fā)進(jìn)度符合預(yù)期且進(jìn)展良好，預(yù)計于2022下半年開始量產(chǎn)。

除了5納米，晶圓18廠也是臺積電3nm的主要生產(chǎn)工廠，主要是P5～P8共4座3納米廠。P4～P6的Fab 18B廠生產(chǎn)線則已建置完成。

寫在最后

技術(shù)是臺積電的基石之一。3納米之后，臺積電還在超2nm節(jié)點(diǎn)以及3D晶體管、新存儲器和低R互連等領(lǐng)域加強(qiáng)探索，臺積電邏輯制程研發(fā)的步伐不止。

本文編選自半導(dǎo)體行業(yè)觀察微信公眾號，作者：杜芹DQ，直通才編輯：楊萬林